Винаги използвайте STD_LOGIC за единични битове и STD_LOGIC_VECTOR за шини.
Чрез Testbench файл се проверява дали логиката работи правилно преди самия синтез.
Използваме конструкцията process , която се активира при промяна на тактовия сигнал. Важно е да използваме rising_edge(clk) за откриване на предния фронт на импулса.
Какво представлява синтезът във VHDL?
library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity Counter_Module is Port ( clk : in STD_LOGIC; -- Тактов сигнал reset : in STD_LOGIC; -- Асинхронен нулиращ сигнал load : in STD_LOGIC; -- Сигнал за паралелно зареждане data_in : in STD_LOGIC_VECTOR(3 downto 0); -- Входни данни count_out : out STD_LOGIC_VECTOR(3 downto 0) -- Изход на брояча ); end Counter_Module; Use code with caution. 2. Описание на логиката (Architecture)